芯片設(shè)計(jì)流程是怎么樣的?芯片設(shè)計(jì)主要包含了芯片設(shè)計(jì)的前端設(shè)計(jì)，后端設(shè)計(jì)以及工藝文件等，為了讓大家能夠理解的清楚一點(diǎn)，接下來(lái)小編就來(lái)詳細(xì)的介紹一下。
 

 

　　芯片設(shè)計(jì)的前端設(shè)計(jì)

　　一、規(guī)格制定：芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計(jì)公司提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

　　二、詳細(xì)設(shè)計(jì)：賽億科技開(kāi)發(fā)有限公司會(huì)根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

　　三、HDL編碼：使用硬件描述語(yǔ)言，把模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL代碼。

　　四、仿真驗(yàn)證：仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計(jì)是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。 設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過(guò)程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。
 

 

　　五、邏輯綜合：仿真驗(yàn)證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級(jí)網(wǎng)表netlist。

　　六、STA：STA的全稱就是Static Timing Analysis，靜態(tài)時(shí)序分析，這也屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間和保持時(shí)間的違例。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。

　　七、形式驗(yàn)證：這也是驗(yàn)證范疇，它是從功能上(STA是時(shí)序上)對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。

　　芯片設(shè)計(jì)的后端設(shè)計(jì)

　　一、DFT：DFT就是可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來(lái)的測(cè)試。DFT的常見(jiàn)方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?/span>

　　二、布局規(guī)劃：布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，Ram，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

　　三、CTS：CTS就是時(shí)鐘樹(shù)綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對(duì)稱式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。

　　四、布線(Place & Route)： 這里的布線就是普通信號(hào)布線了，包括各種標(biāo)準(zhǔn)單元(基本邏輯門電路)之間的走線。比如我們平常聽(tīng)到的0.13um工藝，或者說(shuō)90nm工藝，實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長(zhǎng)度。工具Synopsys的Astro。

　　五、寄生參數(shù)提?。河捎趯?dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證，分析信號(hào)完整性問(wèn)題是非常重要的。工具Synopsys的Star-RCXT。

　　六、版圖物理驗(yàn)證：對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如LVS(Layout Vs Schematic)驗(yàn)證，簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門級(jí)電路圖的對(duì)比驗(yàn)證;DRC(Design Rule Checking)：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求。工具為Synopsys的Hercules。

　　芯片設(shè)計(jì)的工藝文件

　　在芯片的設(shè)計(jì)重要設(shè)計(jì)環(huán)節(jié)，像綜合與時(shí)序分析，版圖繪制等都需要用到工藝庫(kù)文件。
 

 

　　完整工藝庫(kù)文件主要組成為：

　　l 模擬仿真工藝庫(kù)，主要以支持spectre和hspice這兩個(gè)軟件為主，后綴名為scs——spectre使用，lib——hspice使用。

　　l 模擬版圖庫(kù)文件，主要是給cadence版圖繪制軟件用，后綴名為tf,drf。

　　l 數(shù)字綜合庫(kù)，主要包含時(shí)序庫(kù)，基礎(chǔ)網(wǎng)表組件等相關(guān)綜合及時(shí)序分析所需要用到的庫(kù)文件。主要是用于DC軟件綜合，PT軟件時(shí)序分析用。

　　l 數(shù)字版圖庫(kù)，主要是給cadence encounter軟件用于自動(dòng)布局布線，當(dāng)然自動(dòng)布局布線工具也會(huì)用到時(shí)序庫(kù)，綜合約束文件等。

　　l 版圖驗(yàn)證庫(kù)，主要有DRC,LVS檢查。有的是專門支持calibre,有的專門支持dracula,diva等版圖檢查工具用。每一種庫(kù)文件都有相應(yīng)的pdf說(shuō)明文檔。

　　以上就是芯片設(shè)計(jì)的流程，如果大家還有什么不懂的，歡迎咨詢賽億官網(wǎng)在線客服，我們會(huì)耐心、貼心的解決您的問(wèn)題。